Synopsys System Verilog Catalyst Program

Synopsys的SystemVerilog Catalyst program主要在推動EDA工具、verification IP，以及各項支援SystemVerilog設計與驗證標準所需之訓練服務的開發與利用。
SystemVerilog Catalyst Program之公司會員得有權取得Synopsys的各項設計及驗證工具，包括VCS^TM、HDL Compiler^TM以及Design Complier^TM與LEDA®之前端語言編譯器（front-end language compiler），以用於開發SystemVerilog工具，並確保它們的互通性及支援共同的客戶所需。