Verdi™ Automated Debug System針對數位設計的偵錯提供了先進的解決方案，其中的技術包括了：

• 瞭解設計中複雜與不熟悉的行為
• 將困難與瑣碎的偵錯過程自動化
• 整合多元且複雜的設計環境

Cut Debug Time in Half

Verdi Automated Debug System讓使用者能專注在更有價值的設計上，藉由以下的獨特技術，基本上可減少至少百分之五十以上的偵錯時間：

• 使用獨家的Behavior Analysis技術自動追蹤設計行為
• 以各種不同且功能強大的視窗提取並呈現相關邏輯電路
• 展現design, assertion,以及testbench運作下的交互關係

Verdi系統獨家的Behavior Analysis技術可全面性地自動化許多原本耗時的動作  

Complete Debug System

Verdi Automated Debug System是架構於Debussy偵錯系統之上，因此包含了原本Debussy系統的所有技術與功能。此外，Verdi系統更結合了先進的偵錯技術，以支援更廣泛的設計語言和方法。

Core Features

Verdi Automated Debug System提供了下列基本的偵錯功能：

• 具有完整功能的波型顯示器，讓使用者可根據時間軸觀察並分析波型。
• 強大的波形比較引擎，使用者可分析不同Fast Signal Database (FSDB)間的差異。
• 程式碼瀏覽器(Source Code Browser)讓使用者可輕易的穿梭於不同程式碼及設計層級(Hierarchy)之間。
• 便利的電路和區塊圖讓使用者可用熟悉的符號來表示電路和接線。
• 直覺的泡泡圖令使用者輕易了解finite state machine的運作。

Advanced Features

Verdi Automated Debug System同時也涵蓋了下列進階的偵錯功能：

• 自動追蹤訊號活動。根據強大的behavior analysis技術，使用者可快速追蹤跨越多個時脈週期的訊號活動。
• 時間流程圖(Temporal flow view)提供了結合時間與電路結構的呈現方式，讓使用者快速瞭解其中的因果關係。
• 以Transaction為基礎的偵錯，其中包含了對Transaction和Message的廣泛支援。使用者可在更高層的概念圖中進行偵錯與分析。
• 以Assertion為基礎的偵錯，其中內建的便利功能更能幫助使用者由Assertion的錯誤發生點主動追蹤至相關的程式碼。
• 針對SystemVerilog Testbench的偵錯，其中包含了：
  • 能幫助使用者快速了解Testbench程式碼的專業視窗，所提供的功能包括了以宣告為基礎(declaration-based)的程式瀏覽，以及針對class間相互與繼承關係的了解及追蹤。
  • 獨家的信息記錄功能(message logging capability)。搭配所提供的先進視覺化技術，便能提供使用者對Testbench活動在其驗證環境中的宏觀視野。
  • 全功能的互動模擬控制，讓使用者可逐步執行對複雜Testbench的模擬，以進行更詳細的分析。

Languages and Methodologies

Verdi Automated Debug System支援下列各種設計語言與方法：

• 以Verilog、VHDL，和SystemVerilog語言所描述的設計元件
• SystemVerilog Testbench (SVTB) 所提供的自動化測試環境
• 使用SystemVerilog Assertions (SVA)所描述的Assertions

Optimized Open Architecture and Unified Methodology

Verdi Automated Debug System所提供的強大功能，可在驗證和偵錯過程中發揮完全的優勢。Verdi系統架構於開放式的Novas Design Knowledge Architecture上，其中包括了可提取設計中相關電路至資料庫中，並針對偵錯功能最佳化的各種語言編譯器。Verdi系統同時也提供整合了各種偵錯流程的單一解決方案，因此可橫跨各種驗證工具、各種設計及驗證語言、以及多種表現方法等不同的設計領域，並與其緊密的結合。這樣的一致性大幅減少了使用者的學習時間，特別是當使用者在新專案中需要使用各種不同工具或甚至新的設計語言時，Verdi系統的優勢便愈加明顯。

Novas Design Knowledge Architecture包括了下列各項組成元件：

• Knowledge Engine Compilers負責提取出在HDL程式碼、testbench及assertion中包含的設計資訊。
• Knowledge Database (KDB) 儲存了針對除錯及了解設計所需的重要設計資訊。
• Fast Signal Database (FSDB) 能提取並儲存模擬軟體、硬體模擬器以及相關工具產生的電路波型及其它驗證結果。
• Application Programming Interfaces (APIs) 提供了開放式的資料庫及控制機制，使用者可輕易地將Verdi系統和其他驗證工具及設計環境相整合。

Interoperability

Novas的開放架構能輕易的和商業或自有的驗證軟體相整合。根據仍不斷增加中的合作夥伴名單，Verdi系統提供了使用者可預測的整合環境以及對多種類的商業軟體完整的支援，包括了：

• 模擬軟體(Simulators)
• 硬體模擬器及加速器(Emulators and accelerators)
• 模型檢查器(Model checkers)以及其他的Formal分析引擎

Debug and Analysis Across Multiple Abstraction Levels

Verdi系統能更進一步地整合設計中不同層級的表現方法，不論是從系統層級以至於邏輯閘層級，使用者皆可在設計流程中使用Verdi進行偵錯。 Verdi系統同時也提供了額外的nAnalyzer Design Implementation Analysis模組，針對晶片實現階段進行驗證及分析。nAnalyzer模組針對設計中令人棘手的時脈、時鐘樹，以及時序等問題提供單一環境的分析方法。
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The Verdi Automated Debug System Saves You Time

榮獲過許多獎項的Verdi Automated Debug System能夠節省使用者一半以上的偵錯時間。這套精密而成熟的系統可藉由自動化原本枯燥而繁瑣的手動任務，而大幅降低使用者花費在了解複雜晶片行為上的精力和時間。而Verdi系統的開放架構以及其與常用的商業軟體間廣泛的結合性，更能整合使用者的驗證環境，以達到更好的效率。在全球超過400家客戶以及60位EDA伙伴的支持下，Verdi系統早已成為業界公認的除錯軟體標準。根據顧客的反應，使用Verdi系統可讓他們省下更多的時間做更重要的事，例如在設計中加入更有價值的功能、從事其他合工作相關的事務，以及享受更多的私人時間。對思源而言，我們的最重要任務便是讓工程師工作得更快速，而 Verdi Automated Debug System則是思源達成此任務的最佳途徑。

Download Datasheet: Verdi Datasheet