驗證強化方案
模擬是功能驗證的骨幹。運用Testbench針對設計施予刺激(stimulus)然後檢查其反應，是行之有年、眾所皆知而且穩定可靠的方法。專屬硬體驗證語言以及最近整合式SystemVerilog語言的登場，大幅提高了撰寫高效Testbench的能力，改善了整個驗證流程。
然而，這種做法仍有許多存在已久的問題，主要是執行效能、設計理解與驗證收斂。模擬速度永遠都嫌不夠快，對於需要廣泛Testbench的龐大複雜設計而言尤其如此，可能耗時幾天，甚至數週的模擬時間，才能夠完成所有的測試。當設計行為不符合預期，或者期望行為渾沌不清時，工程師就必須追蹤設計中的連線以調查錯誤設計行為的成因，並釐清其間的關係。甚至在完成上述所有一切之後，設計團隊還是會懷疑是否已執行足夠測試，以及測試環境是否能夠偵測到所有錯誤。
驗證強化技術讓工程師們能夠更容易地在更短時間內執行更多驗證，更輕鬆地瞭解和更正設計，進而提升驗證環境的品質，能夠對自己的設計正確性保持更高的自信。思源科技是唯一專精於驗證強化技術與解決方案的EDA供應商。這些解決方案運用標準語言與業界標準介面與模擬器在設計流程中並肩合作，提高生產力與功能驗證流程的品質。
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