ProtoLink Probe Visualizer
ProtoLink Probe Visualizer 是創新的原型板驗證解決方案，不僅能夠大幅提升設計能見度，還可簡化現有與客製化設計 FPGA 機板的偵錯作業。
Probe Visualizer 可以協助您：
- 縮短一半的原型板偵錯時間
- 改善 SoC 設計早期檢驗階段的驗證效率
- 透過更迅速、更早期的配置作業，實現最大的投資報酬率
加速原型板驗證作業
Probe Visualizer 運用專利互連技術與專業軟體自動化，將思源科技獨步業界的Verdi™ 自動偵錯系統運用在原型板上。這種獨特的產品結合，打造出前所未有的迅速原型驗證典範，協助機板研發人員與 SoC 設計團隊：
- 觀察數千個訊號在數百萬時脈週期中的即時變化
- 在暫存器轉換階層 (RTL) 進行原型板設計偵錯作業
- 快速改變探測流程，在數分鐘內即可新增/變更探測 (probe)
- 順暢偵錯多個預先區隔 (pre-partitioned)的FPGA設計
提升設計能見度
Probe Visualizer 提供彈性的 FPGA 原型驗證方法，克服傳統硬體支援方式在能見度、操作便利性以及成本方面的侷限。這款產品運用以軟體為基礎的直覺式方法，達到更高水準的設計能見度：
- 透過操作方便的分時多工 (TDM) 技術，將探測訊號的數量由數十個增加至數千個
- 支援多重探測群以及探測匯流排 (probe bus)，每個 FPGA內的單一探測匯流排可同時檢視高達8 千個訊號
- 可依據需求配置 Siloti™ 能見度自動增強系統，決定所需的最低探測訊號數量，達到最佳的設計能見度
縮短偵錯作業時間
從 RTL 設計階段到最後的設計實現階段，Probe Visualizer 讓 FPGA 原型板的偵錯作業更簡便。這款產品與思源科技的 Verdi 偵錯平台共用相同的編譯 (compiling) 技術與設計知識資料庫：
- 提供進階檢視、追蹤與分析能力，讓RTL 偵錯更方便
- 可在 Verdi 與 Probe Visualizer 環境間自由拖曳探測訊號
- 可跨多個 FPGA 檢視波形，並設定事件/觸發點 (event/trigger)，進而分析設計行為，並找出錯誤的根本成因
- 透過局部繞線新增/變更探測，避免冗長的重覆編譯時間與偵錯迴圈
- 在整個原型偵錯流程中，保持 RTL 與邏輯閘的信號對映性 (RTL-to-gate correlation)
功能完整，操作簡單
Probe Visualizer 提供自動化的 FPGA 設置作業、探測訊號調校與介面工作。這款產品的獨立式架構，可與任何硬體結合，不僅為客製化或現有原型提供立即可用的操作方式，還可讓使用者透過最先進的 FPGA 技術，輕鬆方便地轉換到新一代機板。
核心功能
- 在 FPGA 上植入小型 soft IP，實現同步與非同步取樣作業
- 儲存探測資料並上傳 FSDB 到工作站供偵錯作業使用
- 使用單一設計編譯作業來提供給Probe Visualizer 與 Verdi 偵錯軟體使用
- 探測記憶體可儲存高達 4400 萬時脈週期資料，不占用 FPGA 資源
- 快速改變探測 (Probe ECO) 搭配整合式版本管理系統，可省下許多小時的設置時間
- 靈活的硬體套件，可連結工作站與原型板，執行一般的內電路模擬 (in-circuit emulation) 作業
ProtoLink 硬體介面套件提供：
- ProtoLink 介面卡，可透過 J 連結器與 Mictor 連結器，將執行 Probe Visualizer 軟體的工作站連結至原型板
- 高速光纖通道，將介面卡連結至工作站
- 介面卡搭載 2GB 的探測記憶體，可儲存探測資料
- 支援客製化原型板與標準的 HAPS、TAI Logic Module 與 ChipIt 原型板
Datasheet Download_ChineseResources
May 23, 2011: 思源科技推出 新產品PROTOLINK PROBE VISUALIZER 加速 FPGA 原型板的驗證作業
| 產品名稱 | 出口執照 | ECCN編號 | 美國出口管制 |
| ProtoLink Probe Visualizer |
不需要 | EAR99 | 需遵守美國聯邦出口管制法規736.2有關General Prohibitions部份 |
