The Siloti™ Visibility Automation System 大幅降低了原本在設計流程中因錄製訊號資料而需花費的大量資源與時間，進而改進了整個驗證的流程。Siloti 驗證系統更提供了許多獨家的自動化科技，讓使用者在面對複雜的系統晶片時(SoC)，依然能對所有的內部訊號保有完整的能見度。這些獨特的技術包括了：

• 推導出為達成完整能見度而必須錄製的關鍵訊號組。
• 根據錄製的關鍵訊號組，再依使用者實際需求自動計算出其他未錄製的內部訊號。
• 將閘級(gate-level)的驗證結果和原始的RTL程式碼相聯結。

在完整晶片的模擬(full-chip simulation)中使用Siloti驗證系統，使用者將可以輕易的得到以下好處:

• 在對原本驗證效率的最小影響下，得到對設計晶片之功能運作(functional operation)的完整能見度。
• 在RTL的設計及環境中對閘級(gate-level)的驗證結果進行分析及偵錯。
• 同時有效降低整體驗證流程中所耗用的時間及成本

Improve Verification Throughput and Predictability

此一強大且具突破性的自動化技術，能加速使用者了解設計內容的過程，並依據以下流程快速而正確的判斷出造成晶片動作錯誤的原因：

• 推導出在驗證流程中所需的關鍵訊號組(essential signal)。
• 根據對於此一關鍵訊號組的錄製結果之分析，自動計算出其他所需的未錄製資訊。
• 將低階(low-level)的驗證結果與資訊和相對應的RTL程式碼相聯結。

Inadequate Visibility Hampers Verification

在大型設計的驗證過程中，要想有效的分析並找出錯誤的形成原因，就必須要有足夠的內部訊號以供判斷。但在現今的大型設計中，要想觀察到足夠的內部訊號是越來越困難且昂貴，並花費許多時間。造成這些困難的主因是：

• 驗證中產生的資料數量十分巨大。
• 在驗證過程中錄製訊號資料所造成的效能降低。
• 在某些硬體模擬器上常存在著許多對可觀察訊號之類型及數量的限制。
• 設計者並不熟悉合成後的低階設計(low-level design)，因而難以理解對其驗證所錄製的訊號資料。

Visibility Automation Technologies

Siloti 提供的能見度自動增強科技，結合了能見度分析引擎(Visibility Analysis Engine)以及資訊擴展引擎(Data Expansion Engine)，可有效的降低為了觀察完整訊號而對驗證效率和資源產生的衝擊。

Visibility Analysis Engine

• 經由分析RTL及閘級電路(netlist)，而取得能讓資訊擴展引擎(Data Expansion Engine)計算出所有訊號的關鍵訊號組。
• 可彈性針對完整晶片或特定區塊進行分析。

Data Expansion Engine

• 根據模擬時所錄製的關鍵訊號資料組，自動計算出未錄製的完整訊號資料。
• 僅即時計算使用者實際需求的資料(on-demand)，以對資料再生的過程最佳化。

除了這些基本的功能，Siloti也提供了Abstraction Correlation和Replay等附加模組，能讓使用者針對閘級電路(gate-level)做更有效及精確的分析

Abstraction Correlation Module

• 自動將閘級電路(gate-level netlist)的驗證結果和RTL程式碼作對照。
• 和資訊擴展引擎(Data Expansion Engine)緊密結合，讓使用者能在分析及偵錯RTL程式碼時擁有完整的能見度。

Replay Module

• 根據已錄製的關鍵訊號資料組(essential signal data)而運作。
• 針對使用者需要的時間範圍進行累進式(incremental)的時序精確(timing-accurate)模擬。當使用者偵測到了設計錯誤時，並提供了在指定時間範圍內的完整訊號能見度，使用者可快速的分析並偵測時序錯誤(timing errors)。

Optimize Verification and Validation Methodologies

The Siloti Visibility Automation System所提供的功能大幅的加強了完整晶片模擬(full-chip simulation)、硬體模擬(emulation)、矽晶片原型(first-silicon prototype)，以及矽晶片確認(silicon validation)等各種驗證方法的效率。Siloti不僅加速了設計和偵錯的流程，且能更有效率的應用驗證所需的資源，這其中包括了：

• 將在模擬過程中需要錄製的信號資料量降到最低，從而增進了模擬時間的效率並同時降低錄製資料的檔案大小，但卻能維持完整的資料可見度。
• 減少在偵錯及修復設計時原本所需的重複執行多次模擬。
• 降低原本在耗時的時序精確閘級模擬(timing-accurate gate-level simulations)中須儲存的大量資料。
• 將原本在硬體模擬(emulation)或矽晶片驗證(prototype operation)時所需的訊號探測(signal probed)數目最小化。
• 將閘級(gate-level)驗證結果與RTL程式碼相聯結，讓使用者可以容易的了解設計的動作行為並偵錯。

Accelerate Debug and Analysis

在Novas設計驗證增強方案產品線中，Siloti Visibility Automation System完全能和居於市場領導地位的Verdi™ Automated Debug System緊密結合，因此使用者可利用可見度的增強技術來進一步加強原本在RTL或閘級電路上的偵錯流程。Siloti所提供的功能可自動地聯結並擴展偵錯過程中所需的資料，使用者可在熟悉的Verdi系統中使用這些功能以達成下列目標： 

• 提供的功能可自動地聯結並擴展偵錯過程中所需的資料，使用者可在熟悉的Verdi系統中使用這些功能以達成下列目標：
• 提取和錯誤相關的電路並顯示在各種不同的可變視窗中。
• 利用獨家的行為分析引擎(behavior analysis technology)進行自動化的行為追蹤。
• 展示design、assertion，和testbench彼此 間的互動關係。

Siloti 設計可見度增強系統可依實際需求即時計算所需的訊號資料，並提供使用者在Verdi自動化偵錯系統中進行除錯，以最佳化整體使用效率及系統資源。

The Siloti Visibility Automation System Eliminates Simulation Overhead

SpringSoft提供的Novas設計驗證增強方案包括了Siloti Visibility Automation System，以解決在完整晶片模擬(full-chip simulation)、硬體模擬(emulation)、矽晶片原型(first-silicon prototyping)，以及系統確認(system validation)時所費不孜的訊號能見度不足問題。使用者可立即感受到諸如更容易了解所設計的元件、更易預測的驗證及確認週期，以及針對複雜晶片或系統晶片(SoCs)更快的偵錯流程等等明顯的好處。

Siloti 獲得的產業認證

Datasheet Download: SS_Siloti_Datasheet_CH.pdf