客製化設計環境中的數位佈局與繞線
有一種高階積體電路(ICs) – 通常稱為「analog-on-top」，因為頂層描述為SPICE網表(netlist) – 以類比電路為主而附帶數位功能的區塊。目前為止，這些數位區塊相對較小，通常每個都包含數十、數百或(偶而)數千邏輯單元。這些區塊通常是類比設計人員運用傳統客製化設計掌握與佈局技術而以手工製作的。
» more
符合OPENACCESS標準的快取技術 原有Pcells的快取
在電腦程式中，我們使用快取技術將常用功能的結果儲存到磁碟上，所以當我們執行重複的指令時，就可以不必重複進行查詢，而得以更快速地獲得結果。同樣的機制也可用來加速客製化IC設計中參數化單元(parameterized cell，PCells)的顯示。有些電子設計自動化(EDA)工具會自動快取PCells以提高效能；有些要求額外的授權；而其他則完全不提供快取。除了效能優勢以外，PCell快取技術還可以讓設計流程中其他的工具能夠讀取並使用工具專屬的PCells。
» more
Laker PDK
設計半導體晶片需要一套實體與電子設計規範，以規定最低的製造要求和說明符合規範時的設計功能。為了傳達製造要求與裝置效能給積體電路(IC)設計人員，並協助他們正確地實現設計，電子設計自動化(EDA)社群與TSMC、UMC、SMIC和Chartered Semiconductor Manufacturing等外包晶圓廠(純代工晶圓廠)合作，開發了製程設計套件(Process Design Kits，PDKs)觀念。「PDK」中的「製程」代表設計套件標的的特定半導體製造技術。
» more
Laker 客製化佈局參數化元件
參數化元件(Pdevice)運用於類比與客製化數位積體電路的設計中，容許替換不同的值以對應特定維度變數(參數)之需，取代許多固定的單元。例如，一個適用於NMOS電晶體的Pdevice，改變設計中各元件個別處理程序的閘口長度等個別參數，就能夠替代幾乎無限量的該種元件。
以電路圖形式設計的類比電路運用符號來對應特定元件。開始佈局之前，電路設計人員會設定個別元件的參數值。放置Pdevices時，產生的佈局會自動反映指定的值，使用者不必手繪任何一個形體。Pdevices不僅可以節省大量的手工佈局時間；還可以促進更高水準的自動化，提高固有的生產力。
大家公認 Cadence®開發了第一個成功的商用Pdevices，稱為「PCells」(參數化單元)。現在，這個名詞已經司空見慣，使「參數化元件」幾乎等同於「PCells」。Laker™客製化佈局系統除了PCells之外，還提供幾種不同的Pdevices，但是「PCell」是通稱，我們最好先說明PCells，以便做為說明其他參數化元件時的參考。
» more
可控制式自動化與相互操作性標準
大型數位積體電路(IC)設計的佈局通常都是使用高度自動化的佈局與繞線(APR)工具而建立的。儘管使用APR取代客製化佈局存在著許多爭議，然而對大多數設計而言，APR的速度與掌握度等優勢依然勝過面積或效能上的犧牲；但是，需要最高效能或最小面積的設計仍然仰賴「手工」運用客製化IC佈局方法來完成。
在新一代的客製化晶片中，複雜的規則、緊迫的上市時程以及纖薄尺寸與設計複雜度，使整個客製化數位區塊的設計越來越難以實現。全自動化的APR流程無法提供必要的佈局與繞線的互動掌控。設計人員需要高度自動化而且可控制的全客製化數位IC設計流程，獲致最佳的效能、速度與面積。
» more
人們攜手合作，EDA工具也能夠密切協作
2006年底，5大電子設計自動化(Electronic Design Automation，EDA)軟體公司一致同意，合作建立和配銷具相互操作性PCell程式庫和搭配運用的開放式基礎架構。這個通過觀念驗證的PCell程式庫在6個月之內就完成開發而發表，並且不到1年就在2007年秋季 Si2 OpenAccess大會上展示，在5大EDA公司的8種不同工具上運作。從此以後，程式庫被下載次數超過了1,000次。這種不尋常的競爭者聚會證明了積體電路(IC)設計工具供應鏈協作的優勢。
» more
電路導向佈局自動化
電路設計越來越龐大而且複雜。如同在IC設計流程中大多數的步驟中一般，客製佈局(Custom layout)也越來越乏味而且耗時。設計人員總是尋找更好的工具想使流程自動化，並幫助自己提高生產力。電路導向佈局(Schematic-driven layout，SDL)是一種設計方法，提供自動化與邏輯和佈局之間的連貫性，幫助設計人員進行電路的實體設計實現工作。SDL仰賴裝置產生技術，以實現從電路元素建立實體佈局的自動化。
» more
通過矽晶片驗證的具相互操作性 iPDK
2009年7月21日，TSMC宣布，業界首創的具相互操作性製程設計套件(iPDK)開始供貨。這個套件通過TSMC的65奈米(nm) MS/RF製程的完整驗證，而且各大EDA供應商也宣布提供支援，包括Cadence、Ciranova、Magma、Mentor、SpringSoft、Synopsys等等。2010年3月24日，TSMC加入為會員的具相互操作性PDK程式庫(Interoperable PDK Libraries，IPL)聯盟發表IPL 1.0標準，讓整個業界都能夠享用TSMC iPDK的重要技術。
» more
