Speeding Verification of FPGA-Based Prototype Boards with the ProtoLink Probe Visualizer
System-on-chip (SoC) designs continue to increase in size and complexity. At the same time, market windows are shrinking and today's electronic markets are extremely sensitive to time-to-market pressures. All of this is putting tremendous demands on SoC design and verification teams. Indeed, it is now widely accepted that verification accounts for around 70 percent of the total SoC development cycle. Therefore, anything that decreases verification costs, speeds verification runs, and facilitates verification earlier in the development cycle is of extreme interest.

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功能驗證品管
功能驗證消耗典型設計專案的大部分時間與資源。隨著晶片的面積與複雜程度不斷地成長，設計人員必須愈來愈仰賴專職的驗證團隊，以確保系統完全符合其規格。 驗證工程師們通常擁有整套的專屬工具和方法，以供驗證自動化和品質改善使用。儘管如此，功能上的邏輯錯誤依然是專案延遲與重新設計(re-spins)的一大原因。

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低功耗偵錯的挑戰與要求
傳統上，面積與時序一直是積體電路(Integrated Circuit，IC)設計人員所面對的主要課題。現在，功耗也成為新興的主要課題，原因有三。首先，低功耗受到行動電話、掌上型電玩與可攜式播放器等許多應用的青睞；其次，更高的時脈速度與緊縮的製程面積控管使功率密度(power density)大幅上升；最後還有一件重要的事情是：大多數系統晶片(system-on-chip，SoC)設計都由執行眾多應用的不同區塊所組成，而這些應用的功率需求各自不同。

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SystemVerilog Testbench 偵錯與分析
SystemVerilog驗證元件為設計與驗證團隊帶來了高水準的程式規劃能力。以前，許多團隊運用原始或以SystemC為基礎的C/C++ testbench，驅動更高效、實際可行的設計測試。SystemVerilog提供標準的物件導向語言，架構化了這個流程，而成效不遑多讓。現在可以用不會讓原本使用Verilog或VHDL編寫程式而不熟悉C++等語言的工程師們心生畏懼的方式，開發工具以支援更標準、結構化的流程。

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RTL 偵錯的先進技術
傳統的暫存器轉移層次(register transfer level，RTL)偵錯技術以將模擬結果套用到硬體描述語言(Hardware Description Language，HDL)的結構化連線資料上為基礎。這種做法在找出錯誤時非常實用，但對於設計人員思考錯誤發生的原因及影響時卻少有幫助。設計人員常常必須在內心裡建立執行模擬時資料傳播和使用的圖像。隨著設計益趨複雜，對於快速了解推論過程並使偵錯過程自動化的需求也更加強烈。在這份白皮書中，我們為您獻上創新的偵錯技術，解決適當的行為推論與偵錯能力匱乏的問題。我們的做法提供RTL偵錯的重大技術進展；這是第一個周延而且井然有序的做法，萃取、分析、追蹤、探索和查詢設計的多重循環時間行為(multi-cycle temporal behavior)。我們將說明本公司的自動追蹤系統如何針對不熟悉的設計大量的縮短偵錯時間。我們也會說明先進偵錯技術如何減少回歸測試（regression）的重複次數。

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能見度自動增強科技讓模擬加速
軟體模擬是用來驗證積體電路(IC)設計中邏輯的首要方法。模擬透過非預期的邏輯行為而發現邏輯錯誤時，使用者必須追蹤原因。這種追蹤需要紀錄模擬途中的邏輯值。對於大型設計而言，記錄這些邏輯值會增加模擬過程的龐大費用。這就導致了使用者採用各式各樣成本高昂的策略，以求降低這種費用。嶄新的能見度自動增強科技(Visibility Automation technology)實現減少這種人工作業需求的方法，並且提高以模擬執行邏輯驗證的整體生產力。這種科技找出完全能見度所需訊號的最低限度子集，並自動擴張資料以供在偵錯時讓來自這個紀錄子集的其他訊號使用。

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