ProtoLink Probe VisualizerでFPGAベースのプロトタイプを高速に検証
System-on-chip（SoC）デザインは、規模の拡大と複雑化が日々進んでいます。それと同時に、市場規模は縮小し、今日のエレクトロニクス市場は、市場投入までの時間という圧力に極めて敏感になっています。これにより、SoCの検証チームは非常に大きな要求をかけられています。実際、SoC開発期間全体の約70％が検証で占められているということは衆知の事実です。したがって、開発期間において、検証コストを削減し、早期に検証を進められるようなものに対して、非常に大きな興味が向けられています。

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検証環境品質測定の紹介
一般的に開発プロジェクトにおいて、機能検証には膨大な時間とリソースが必要になります。チップのサイズと複雑性は増大を続けているので、設計者はシステムが十分に仕様を満たしているかどうかを判断する上で、専任の検証チームに頼らざるをえません。

検証エンジニアは、検証を自動化し、品質を向上させるために、専用ツールや設計手法を使用しています。それにもかかわらず、依然として機能的な論理エラーがプロジェクトの遅延やリスピンの大きな原因になっています。その原因は、バグの影響の観測ポイントへの伝播と、そのバグを検出するという2つの重要な検証環境品質を解析、観測することができないことにあります。機能カバレッジやコード・カバレッジのような既存の手法は、この2点に全く対応していないため、カバレッジのスコアが非常に高くても、検証プロセスで機能エラーを検出することができません。既存のツールは、シミュレーション・ベースの機能検証環境の品質を、簡単には評価できません。

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電力を考慮した設計デバッグの課題と施策
従来、面積とタイミングは、IC設計者が抱える主な課題でした。現在では、消費電力が新たな課題として重要になってきています。その理由は、以下の三つが考えられます。第一に、多くの末端製品（携帯電話、携帯ゲーム機、携帯メディアプレーヤー）にとって、低消費電力化が必要です。第二には、クロックの高速化とプロセスの微細化により、電力密度が増加したことです。最後は（これは、最も重要な事かもしれませんが）、ほとんどのシステムオンチップ(SoC)設計では、異なったブロックでさまざまな電力仕様をもったアプリケーションが動くことです。

　共通電力フォーマット(CPF)、統一電力フォーマット(UPF)のような電力フォーマットの標準化が発展したことにより、設計、検証、インプリメンテーションに渡って使用する消費電力を定義できるようになりました。また、連続的な電力定義の開発により、電力を考慮した設計のデバッグにおいて、設計者が行わなければならない複雑な検証項目と、それらに対するいくつかの解を直接記述できるようになりました。

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SystemVerilogのテストベンチのデバッグ、解析
SystemVerilogは複雑さという課題に対応する上で、大きな利点があります。この言語は、単に複雑な構造を記述するための新しい言語というだけではなく、最先端メソドロジと自動化を実現するプラットフォームでもあります。

検証プロセスにおいて、この言語の利用が増えているのは驚くことではありません。SystemVerilogの検証構成要素は、設計チームと検証チームに高度なプログラミング機能を提供します。従来、多くのチームが、C/C++、ネイティブ、SystemCベースのテストベンチを使い、設計に対してより効果的で現実的なテストを実施していました。SystemVerilogは同様の作業を行うことができる標準的なオブジェクト指向の言語を提供することで、このプロセスを構造化しています。現在では、従来VerilogやVHDLでコーディングを行っていたエンジニアや、C++のような言語になれていないエンジニアでも、戸惑うことなく、より標準的な構造化プロセスをサポートできるツールが開発されています。

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