 Verdi 系列训练课程说明 |
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- 如果您未曾用过Debussy 或只看波形图(waveforms)之使用者, 请务必先参加 ( Verdi Basic Training )
- 有关HDL之语法检查或设计流程之可适用性，请参加 ( nLint Training )
- 有关Verdi的高级功能及自动化侦错请参加 ( Verdi Advance Training )
- 针对STA和Clock相关的分析及除错功能请参加 ( nAnalyzer Training )
- 详细课程内容及实作项目请见个别之课程说明
- 其他有关Siloti, nECO, UDR, nESL, Reusner, TCL等非常规课程，如果您有这方面需求，请联络服务贵公司的Account Sales或Account AE
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Verdi Basic + nLint Training |
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| 1. |
课程说明 |
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本课程将介绍 Verdi 之基本操作功能 |
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| 2. |
课程大纲 |
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了解Verdi之定位与应用
学习将你的设计读进Verdi
学习使用Verdi来阅读与分析你的原始码 (source codes)
学习使用Verdi的电路图(schematics)环境来进行侦错
学习使用Verdi的波形图查看器(waveform viewer)来分析模拟的结果
学习使用Verdi来分析设计当中的有限状态机(Finite State Machine)
学习使用Verdi整合性的功能来进行轻松又有效率的侦错
了解如何使用nLint 用以检查design 所潜藏的设计问题 |
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| 3. |
使用软件 |
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Verdi 2008.01或以上版本
nLint 2008.01或以上版本 |
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修课条件 |
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了解Unix or Linux基本指令
了解硬件描述语言 (HDL，包含Verilog/SystemVerilog或VHDL) 和
数位电路设计概念 (例如 combinational logics, sequential logics, finite state machine…)
了解基本前段IC设计流程，例如电路模拟 (Simulation)，电路合成 (Synthesis)
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建议事项 |
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适合完全没有使用过Verdi/Debussy的初学者
只看波形图之使用者亦适合参加此课程
有关Verdi之高级功能，请参加 (Verdi Advance Training) |
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实作说明 |
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使用Verdi读取设计文件并且分析原始码(Source Codes)
使用Verdi的图形化介面来查看设计之电路图(Schematics)
使用Verdi看波形图(Waveforms)
使用Verdi来了解有限状态机(Finite State Machine)
使用Verdi进行快速完整的侦错
熟悉nLint的基本检查功能，并能针对检查报告进行侦错
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Verdi Advanced + nAnalyzer Training |
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| 1. |
课程说明 |
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介绍 Verdi 高级功能与 nAnalyzer 功能。此课程主要设计为加速解决数位设计上所遭遇的问题，藉由自动化的追查以求大幅缩短侦错时间 |
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课程的主要目标 |
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了解Verdi 在cycle-based 与transition-based侦错方式下的不同行为
可以在Verdi的temporal flow view 和waveform 中debug 错误的signal value
可以编辑Memory Definition File 用以 debug behavior memory model
学会针对STA和Clock相关的分析及除错功能并用来准备 CTS constraints |
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| 2. |
课程大纲 |
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Verdi 基础背景与应用
通过temporal flow view学习了解讯号在每一cycle 的行为
学习如何在temporal flow view 内更快速地debug signal
学习如何快速找到unknown的源头
学习如何debug memory content and locate memory write
学习如何trace两个波型图(fsdb)之间差异(mismatch)的源头
学习使用Verdi当中的nAnalyzer来分析Timing的错误
学习使用Verdi当中的nAnalyzer来分析设计当中Clock或Reset相关的问题
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使用软件 |
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Verdi 2008.01 或以上版本
nAnalyzer 2008.01或以上版本
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| 4. |
修课条件 |
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了解 Unix or Linux 基本指令
了解硬件描述语言 (HDL，包含Verilog/SystemVerilog或VHDL) 和
数位电路设计概念 (例如 combinational logics, sequential logics, finite state machine…)
了解基本前段IC设计流程，例如电路模拟 (Simulation)，电路合成(Synthesis)，
了解静态时序分析 (STA) 概念
需完成 Verdi Basic training，或已经熟悉 Debussy 所有功能
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建议事项 |
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适合曾经使用过 Verdi/Debussy 的工程师
建议想要加强自己侦错能力和提高工作效率的工程师
适合负责整合单芯片之个别子模组 (sub-blocks) 的 Project Leader
适合操作实作流程 (implementation flow) 的工程师
有关 HDL 之语法检查或设计流程之可适用性，请参加 [nLint Training]。
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实作说明 |
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请参阅课程大纲。在每一段课程结束时，我们将提供即时的上机练习，藉由特殊设计过的电路与实际的操作，以熟悉Verdi的各种高级应用。 |
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nAnalyzer 之实作项目详列如下 |
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使用nAnalyzer来分析时序报告(Timing Report)
使用nAnalyzer抽取出设计当中的时脉树(Clock Tree)
使用nAnalyzer抽取出设计当中所有的时脉域(Clock Domains)，并找出跨越不同时脉域的资料流路径(Data Path) |
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