Synopsys System Verilog Catalyst Program

Synopsys的SystemVerilog Catalyst program主要在推动EDA工具、verification IP，以及各项支持SystemVerilog设计与验证标准所需之训练服务的开发与利用。
SystemVerilog Catalyst Program之公司会员得有权取得Synopsys的各项设计及验证工具，包括VCS^TM、HDL Compiler^TM以及Design Complier^TM与LEDA®之前端语言编译器（front-end language compiler），以用于开发SystemVerilog工具，并确保它们的互通性及支持共同的客户所需。