Verdi自动化侦错系统针对数字设计的侦错提供了先进的解决方案，其中的技术包括：

• 了解设计中复杂与不熟悉的行为
• 将困难与琐碎的侦错过程自动化
• 整合多元且复杂的设计环境

节省一半侦错时间

Verdi自动化侦错系统让使用者能专注在更有价值的设计上，凭借以下的独特技术，大体上可减少至少百分之五十以上的侦错时间：

• 使用独家的行为分析(Behavior Analysis)技术自动追踪设计行为
• 以各种不同且功能强大的窗口提取并呈现相关逻辑电路
• 展现设计, 断言(assertion), 以及testbench运作下的交互关系

Verdi系统独家的行为分析(Behavior Analysis)技术可全面性地自动化许多原本耗时的动作  

完整的侦错系统

Verdi自动化侦错系统是架构于Debussy侦错系统之上，因此包含了原本Debussy系统的所有技术与功能。此外，Verdi系统更结合了先进的侦错技术，以支持更广泛的设计语言和方法。

核心功能

Verdi自动化侦错系统提供了下列基本的侦错功能：

• 具有完整功能的波型显示器，让使用者可根据时间轴观察并分析波形。
• 强大的波形比较引擎，使用者可分析不同波形文件(FSDB)间的差异。
• 程序代码浏览器(Source code browser)让使用者可轻易的穿梭于不同程序代码及设计层级之间。
• 便利的电路和模块图让使用者可用熟悉的符号来表示电路和接线。
• 直观的气泡图令使用者轻易了解有限状态机的运作。

进阶功能

Verdi自动化侦错系统同时也涵盖了下列进阶的侦错功能：

• 自动追踪信号活动。根据强大的行为分析技术，使用者可快速追踪跨越多个时钟周期的信号活动。
• 时间流程图(Temporal flow views)提供了结合时间与电路结构的呈现方式，让使用者快速了解其中的因果关系。
• 以事务级(Transaction)为基础的侦错，其中包含了对Transaction和Message的广泛支持。使用者可在更高层的概念图中进行侦错与分析。
• 以断言(Assertion)为基础的侦错，其中内建的便利功能更能帮助使用者由Assertion的错误发生点主动追踪至相关的程序代码。
• 针对SystemVerilog Testbench的侦错，其中包含了：
  • 能帮助使用者快速了解Testbench程序代码的专业窗口，所提供的功能包括了以宣告为基础(declaration-based)的程序浏览，以及针对class间交互与继承关系的了解及追踪。
  • 独家的消息记录功能(message logging capability)。搭配所提供的先进可视化技术，便能提供使用者对Testbench活动在其验证环境中的宏观视野。
  • 全功能的互动仿真控制，让使用者可逐步执行对复杂Testbench的模拟，以进行更详细的分析。

设计语言与设计方法学

Verdi 自动化侦错系统支持下列各种设计语言与方法：

• 以Verilog、VHDL，和SystemVerilog语言所描述的设计组件
• SystemVerilog Testbench (SVTB) 所提供的自动化测试环境
• 使用SystemVerilog Assertions (SVA)所描述的Assertions

优化的开放结构以及统一的方法学

Verdi自动化侦错系统所提供的强大功能，可在验证和侦错过程中发挥完全的优势。Verdi系统建立于开放式的Novas设计知识架构上，其中包括了可提取设计中相关电路至数据库中，并针对侦错功能最佳化的各种语言编译器。Verdi系统同时也提供整合了各种侦错流程的单一解决方案，因此可横跨各种验证工具、各种设计及验证语言、以及多种表现方法等不同的设计领域，并与其紧密的结合。这样的一致性大幅减少了使用者的学习时间，特别是当使用者在新项目中需要使用各种不同工具或甚至新的设计语言时，Verdi系统的优势便愈加明显。

Novas设计知识架构 包括了下列各项组成组件：

• 知识引擎编译器(Knowledge Engine Compilers)负责提取出在HDL程序代码、testbench及assertions中包含的设计信息。
• 知识数据库(Knowledge Database)储存了针对侦错及了解设计所需的重要设计信息。
• 快速信号数据库(FSDB)能抓取并储存仿真软件、硬件仿真器以及相关工具产生的电路波形及其它验证结果。
• 应用程序接口(APIs)提供了开放式的数据库及控制机制，使用者可轻易地将Verdi系统和其它验证工具及设计环境相整合。

兼容性

Novas的开放架构能轻易的和商业或自有的验证软件相整合。根据仍不断增加中的合作伙伴名单，Verdi系统提供了使用者可预测的整合环境以及对多种类的商业软件完整的支持，包括了：

• 仿真软件(Simulators)
• 硬件仿真器及加速器(Emulators and accelerators)
• 模型检查器(Model checkers)以及其它的形式分析(Formal Analysis)引擎

不同设计层级的侦错与分析

Verdi系统能更进一步地整合设计中不同层级的表现方法，不论是从系统层级以至于逻辑门层级，使用者皆可在设计流程中使用Verdi进行侦错。 Verdi系统同时也提供了额外的nAnalyzer设计实现分析模块，针对芯片实现阶段进行验证及分析。nAnalyzer模块针对设计中令人棘手的频率、时钟树，以及时序等问题提供单一环境的分析方法。

Verdi自动化侦错系统 节省您的时间

榮獲過許多獎項的Verdi Automated Debug System能夠節省使用者一半以上的偵錯時間。這套精密而成熟的系統可藉由自動化原本枯燥而繁瑣的手動任務，而大幅降低使用者花費在了解複雜晶片行為上的精力和時間。而Verdi系統的開放架構以及其與常用的商業軟體間廣泛的結合性，更能整合使用者的驗證環境，以達到更好的效率。在全球超過400家客戶以及60位EDA伙伴的支持下，Verdi系統早已成為業界公認的除錯軟體標準。根據顧客的反應，使用Verdi系統可讓他們省下更多的時間做更重要的事，例如在設計中加入更有價值的功能、從事其他合工作相關的事務，以及享受更多的私人時間。對思源而言，我們的最重要任務便是讓工程師工作得更快速，而 Verdi Automated Debug System則是思源達成此任務的最佳途徑。 

Realted File Download: SS_Verdi_Datasheet_SCH.pdf