通过ProtoLink Probe Visualizer加速基于FPGA原型板的验证
系统级芯片(SoC)设计在尺寸和复杂度方面持续增长。与此同时，市场窗口正在缩小，并且当前电子市场对上市时间压力极其敏感。所有的这一切促成了对SoC设计和验证组件的极大需求。的确，现在业界广泛认同的是：验证在整个SoC开发周期中占据了大约70%的时间。因此，任何可以降低验证成本、加速验证运行和在开发周期更早期推动验证的产品都能引起极大兴趣。

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加速仿真的能见度自动增强技术
软件仿真是用来验证集成电路(IC)设计中逻辑的首要方法。仿真透过非预期的逻辑行为而发现逻辑错误时，用户必须追踪原因。这种追踪需要纪录仿真途中的逻辑值。对于大型设计而言，记录这些逻辑值会增加仿真过程的庞大费用。这就导致了使用者采用各式各样成本高昂的策略，以求降低这种费用。崭新的能见度自动增强科技(Visibility Automation technology)实现减少这种人工操作需求的方法，并且提高以仿真执行逻辑验证的整体生产力。这种科技找出完全能见度所需信号的最低限度子集，并自动扩张数据以供在侦错时让来自这个纪录子集的其他信号使用。

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侦错的先进技术
传统的寄存器传输级(register transfer level，RTL)侦错技术以将仿真结果套用到硬件描述语言(Hardware Description Language，HDL)的结构化联机数据上为基础。这种做法在找出错误时非常实用，但对于设计人员思考错误发生的原因及影响时却少有帮助。设计人员常常必须在内心里建立执行仿真时数据传播和使用的图像。随着设计益趋复杂，对于快速了解推论过程并使侦错过程自动化的需求也更加强烈。在这份白皮书中，我们为您献上创新的侦错技术，解决适当的行为推论与侦错能力匮乏的问题。我们的做法提供RTL侦错的重大技术进展；这是第一个完善而有序的做法，萃取、分析、追踪、探索和查询设计跨越多个时钟周期的行为。我们将说明本公司的自动追踪系统如何针对不熟悉的设计大量的缩短侦错时间。我们也会说明先进侦错技术如何减少回归测试（regression）的重复次数。

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SystemVerilog Testbench 侦错与分析
SystemVerilog验证组件为设计与验证团队带来了高水平的程序规划能力。以前，许多团队运用原始或以SystemC为基础的C/C++ testbench，驱动更高效、实际可行的设计测试。SystemVerilog提供标准的面向对象语言，架构化了这个流程，而成效不遑多让。现在开发工具支持更标准、结构化的流程，不会让原本使用Verilog或VHDL编写程序而不熟悉C++等语言的工程师们心生畏惧。

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低功耗侦错的挑战与要求
传统上，面积与时序一直是集成电路(Integrated Circuit，IC)设计人员所面对的主要课题。现在，功耗也成为新兴的主要课题，原因有三。首先，低功耗受到移动电话、掌上游戏机与便携式播放器等许多应用的青睐；其次，更高的频率速度与紧缩的制程面积要求使功率密度(power density)大幅上升；最后还有一件重要的事情是：大多数系统芯片(system-on-chip，SoC)设计都由执行众多应用的不同区块所组成，而这些应用的功率需求各自不同。

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功能验证品管
功能验证消耗典型设计项目的大部分时间与资源。随着芯片的面积与复杂程度不断地成长，设计人员必须愈来愈仰赖专职的验证团队，以确保系统完全符合其规格。 验证工程师们通常拥有整套的专属工具和方法，以供验证自动化和质量改善使用。尽管如此，功能上的逻辑错误依然是项目延迟与重新设计(re-spins)的一大原因。

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