摘要

软件仿真是用来验证集成电路(IC)设计中逻辑的首要方法。仿真透过非预期的逻辑行为而发现逻辑错误时，用户必须追踪原因。这种追踪需要纪录仿真途中的逻辑值。对于大型设计而言，记录这些逻辑值会增加仿真过程的庞大费用。这就导致了使用者采用各式各样成本高昂的策略，以求降低这种费用。崭新的能见度自动增强科技(Visibility Automation technology)实现减少这种人工操作需求的方法，并且提高以仿真执行逻辑验证的整体生产力。这种科技找出完全能见度所需信号的最低限度子集，并自动扩张数据以供在侦错时让来自这个纪录子集的其他信号使用。

全芯片仿真、能见度与侦错

以软件为基础的仿真是用来验证IC设计的首要方法。依据Gartner-Dataquest指出，现有16万以上的仿真器正在用来验证ASIC与FPGA设计[i]。这么广泛使用的动力就是在使用者创建脚本与回归测试的大量投资，充分发扬令人肃然起敬的仿真器的弹性优势。在仿真技术方面永不中断的效能与功能改善，以及崭新功能，包括断言与高阶萃取，例如交易(Transactions)，已经扩大仿真的实用性，而且维持基础架构投资。随着IC尺寸的暴增，运用仿真全面验证所需的时间也大幅增加了。必须记录信号值以便促进了解设计行为的能见度时，这种增加就尤其明显了。

了解设计行为是IC验证中最艰难的挑战之一。了解设计行为的过程就称为「侦错(“debug”)」，也是从仿真独立出来的互动流程[ii]。侦错需要纪录仿真途中产生的信号值。对于有效的侦错而言，高信号能见度至为关键。

设计复杂性成长快速，其中信号值组合数量的增加远超过设计门数的增加。试想一个设计现在包含N个门，新一代将有2ŸN个门；信号的下界数量为2ŸN，而对应的信号值组合最小量将为现有设计的2^(2N)或4倍以上。由于设计尺寸每24个月就增加一倍的趋势不断[iii]，收集实现能见度所需信号数据的费用也将持续大幅成长。