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Verdi Training Introduction

如果您未曾用過Debussy 或只看波形圖(waveforms)之使用者, 請務必先參加 ( Verdi Basic Training )
有關HDL之語法檢查或設計流程之可適用性，請參加 ( nLint Training )
有關Verdi的進階功能及自動化偵錯請參加 ( Verdi Advance Training )
針對STA和Clock相關的分析及除錯功能請參加 ( nAnalyzer Training )
詳細課程內容及實作項目請見個別之課程說明 
其他有關Siloti, nECO, UDR, nESL, Reusner, TCL等非常規課程，如果您有這方面需求，請聯絡服務貴公司的Account Sales或Account AE

Verdi Basic + nLint Training

1.	課程說明
	本課程將介紹 Verdi 之基本操作功能

課程大綱

了解Verdi之定位與應用

學習將你的設計讀進Verdi

學習使用Verdi來閱讀與分析你的原始碼 (source codes)

學習使用Verdi的電路圖(schematics)環境來進行偵錯

學習使用Verdi的波形圖檢視器(waveform viewer)來分析模擬的結果

學習使用Verdi來分析設計當中的有限狀態機(Finite State Machine)

學習使用Verdi整合性的功能來進行輕鬆又有效率的偵錯

了解如何使用nLint 用以檢查design 所潛藏的設計問題

3.	使用軟體
	Verdi 2008.01或以上版本 nLint 2008.01或以上版本

4.	修課條件
	了解Unix or Linux基本指令了解硬體描述語言 (HDL，包含Verilog/SystemVerilog或VHDL) 和　數位電路設計概念 (例如 combinational logics, sequential logics, finite state machine…) 了解基本前段IC設計流程，例如電路模擬 (Simulation)，電路合成 (Synthesis)

5.	建議事項
	適合完全沒有使用過Verdi/Debussy的初學者只看波形圖之使用者亦適合參加此課程有關Verdi之進階功能，請參加 (Verdi Advance Training)

6.	實作說明
	使用Verdi讀取設計檔案並且分析原始碼(Source Codes) 使用Verdi的圖形化介面來檢視設計之電路圖(Schematics) 使用Verdi看波形圖(Waveforms) 使用Verdi來了解有限狀態機(Finite State Machine) 使用Verdi進行快速完整的偵錯熟悉nLint的基本檢查功能，並能針對檢查報告進行偵錯

Verdi Advanced + nAnalyzer Training

1.	課程說明
	介紹 Verdi 進階功能與 nAnalyzer 功能。此課程主要設計為加速解決數位設計上所遭遇的問題，藉由自動化的追查以求大幅縮短偵錯時間
	-	課程的主要目標
		了解Verdi 在cycle-based 與transition-based偵錯模式下的不同行為可以在Verdi的temporal flow view 和waveform 中debug 錯誤的signal value 可以編輯Memory Definition File 用以 debug behavior memory model 學會針對STA和Clock相關的分析及除錯功能並用來準備 CTS constraints

課程大綱

Verdi 基礎背景與應用

透過temporal flow view學習了解訊號在每一cycle 的行為

學習如何在temporal flow view 內更快速地debug signal

學習如何快速找到unknown的源頭

學習如何debug memory content and locate memory write

學習如何trace兩個波型圖(fsdb)之間差異(mismatch)的源頭

學習使用Verdi當中的nAnalyzer來分析Timing的錯誤

學習使用Verdi當中的nAnalyzer來分析設計當中Clock或Reset相關的問題

3.	使用軟體
	Verdi 2008.01 或以上版本 nAnalyzer 2008.01或以上版本

修課條件

了解 Unix or Linux 基本指令

了解硬體描述語言 (HDL，包含Verilog/SystemVerilog或VHDL) 和
　數位電路設計概念 (例如 combinational logics, sequential logics, finite state machine…)

了解基本前段IC設計流程，例如電路模擬 (Simulation)，電路合成(Synthesis)，

了解靜態時序分析 (STA) 概念

需完成 Verdi Basic training，或已經熟悉 Debussy 所有功能

5.	建議事項
	適合曾經使用過 Verdi/Debussy 的工程師建議想要加強自己偵錯能力和提升工作效率的工程師適合負責整合單晶片之個別子模組 (sub-blocks) 的 Project Leader 適合操作實作流程 (implementation flow) 的工程師有關 HDL 之語法檢查或設計流程之可適用性，請參加 [nLint Training]。

6.	實作說明
	請參閱課程大綱。在每一段課程結束時，我們將提供即時的上機練習，藉由特殊設計過的電路與實際的操作，以熟悉Verdi的各種進階應用。
	-	nAnalyzer 之實作項目詳列如下
		使用nAnalyzer來分析時序報告(Timing Report) 使用nAnalyzer抽取出設計當中的時脈樹(Clock Tree) 使用nAnalyzer抽取出設計當中所有的時脈域(Clock Domains)，並找出跨越不同時脈域的資料流路徑(Data Path)